要約：DS1624の2線式タイミング仕様は、I²Cと異なります。このアプリケーションノートでは、その違いを詳しく解説します。SDAは、DS1624によって内部的に保持されません。SCLの立下りエッジ完了後まで、SDAを保持するのはバスマスタの責任です。 はじめに このアプリケーションノートでは、DS1624通信タイミングとI²C仕様間の違いを詳しく解説します。I²C仕様では、SCL及びSDAラインは同時に遷移することが許容されています、なぜならば、SDAはスレーブデバイスによって少なくとも300ns間、内部的に遅延するからです。DS1624は、SCLを考慮してSDA信号を遅延しないので、したがって、STARTまたはSTOPの誤った生成を防ぐために、SCLがロジックローに完全に遷移するまで、SDAはマスターによって適切なロジック状態に保持されなければなりません。 適切なタイミング DS1624のSDAラインは、SCLを考慮する内部遅延を持っていません。この理由により、SDAのロジックレベルは、データを書き込む場合には、SCLがロジックローに遷移が完了するまで、DS1624の外部で保持されなければなりません。2線式バス上にロジック｢1｣を書く場合には、SDAの遷移が保証されたロジックハイスレッショルドVIH (0.7 × VDD最小値)以下になる前に、SCLは保証されたロジックロースレッショルドVIL (0.3 × VDD最大値)に到達しなければなりません。ロジック｢0｣を書く場合には、SDAの遷移がVIL以上になる前に、SCLはVILに到達しなければなりません。START条件を生成する場合には、SCLの遷移がVIH以下になる前に、SDAはVILに到達しなければなりません。STOP条件を生成する場合には、SCLの遷移がVIH以下になる前に、SDAはVIHに到達しなければなりません。VIL及びVIHの両方のレベルとも、各デバイスで量産テストが行われています。これは、デバイスの製造許容誤差を含む、全電圧および全温度範囲において、このタイミングを使った正常な動作を保証します。 図1. 図2. まとめ DS1642タイミングとI²C仕様には違いがあります。DS1642は、SCLを考慮したSDAの内部遅延がありません。したがって、システムのホストは、SCLの立下りエッジの間は、START条件と解釈されるロジック｢1｣、及び、STOP条件と解釈されるロジック｢0｣を防止するためにSDA (のロジックレベル)を維持することが要求されます。 フィードバックをお寄せください。 内容に満足されましたか、あるいは満足されていませんか？もっと良いページにできると思いますか？あるいは、単なるコメントでも結構です。フィードバックをお待ちしています。—マキシムはお客様からいただく訂正、提案を元に改善していきます。 このページを評価し、フィードバックを送信する。 自動アップデート お客様が関心のある分野でアプリケーションノートが新規に掲載された際に自動通知Eメールの受信を希望する場合は、EE-Mail™にご登録ください。 その他の情報   APP 3272: Feb 16, 2005 DS1624 ディジタルサーモメータおよびメモリ フルデータシート (PDF, 316kB) 無料 サンプル   ダウンロード、PDFフォーマット (30kB)  AN3272, AN 3272, APP3272, Appnote3272, Appnote 3272