要約：MAX8660/MAX8661の評価キットは性能を最適化するために片側実装の印刷回路基板(PCB)を用いた実例を提供します。この評価キットのPCBレイアウトは最適な性能を提供し評価が容易ですが、他のレイアウトも可能です。本アプリケーションノートはMAX8660/MAX8661を用いる信頼性の高いPCBレイアウトを実現するためにその手順を提供します。 はじめに MAX8660/MAX8661は高集積度のパワーマネージメントIC (PMIC)です。これらのデバイスは高効率で小型であるため、携帯電話、PDA、および携帯用メディアプレーヤなどの携帯型バッテリ給電アプリケーションに最適です。 良好な印刷回路基板(PCB)のレイアウトはMAX8660/MAX8661の性能を最適化するために必要です。MAX8660の評価キット(EVKIT)はその性能を最適化するレイアウトの実例を提供します。このレイアウトを利用することができない実装の場合は、本アプリケーションノートはMAX8660をベースとした設計の性能を最大化するための手順と設計情報を提供します。 MAX8660EVKIT MAX8660EVKITはPCBレイアウトの実例として提供されており、次のような特性を備えています。 4層基板 1オンス銅箔 すべての部品はPCBの片側に実装 ディジタル信号の配線には層1と層2の間に5ミルのビアを使用 MAX8660/MAX8661は片面実装のPCBレイアウトの必要はありません。両面実装のレイアウトも可能です。MAX8660EVKITは次のような理由で片面実装のPCBレイアウトとしています。 ステップダウンレギュレータのダイナミックスイッチング電流がすべて銅箔の上面に流れるようにします。ビアを通して流れるダイナミックスイッチング電流はありません。 多くの設計では8～12層のPCB設計とします。PMICのようなノイズの多い部品はPCBの片側に実装するのが普通であり、他方GPSレシーバのような感度の高い部品は他の面に実装します。ボードの中間層はグランドであるため、中間層は2つの面をお互いに効果的に隔離します。MAX8660EVKITはこのようなアプリケーションに移せるように片面実装として作られました。 試験を行う場合も、すべての部品を片側に実装する方がプローブをつける場合に便利です。 さらに、部品をすべて片側に配置すると、テーブルに置く場合に平坦になり、試験評価が容易となります。 PCB面積を小さくするために、この評価キットはディジタル信号の配線にブラインドマイクロビア(層1と2の間に5ミルのビア)を使用しています。面積を小さくしないのであれば、このようなブラインドマイクロビアがなくても同様なレイアウトは実現可能です。 マキシムはMAX8660/MAX8661を使用する場合はMAX8660EVKITのレイアウトと出来る限り同じにすることを推奨します。これを容易にするためにMAX8660EVKITのレイアウトのガーバーファイル¹を提供します。MAX8660EVKITのレイアウトを採用することができない場合は、本アプリケーションノートは信頼性の高いレイアウトを実現するためのステップバイステップの手順を提供します。 本アプリケーションノートをサポートするドキュメント MAX8660のデータシート MAX8660EVKITのデータシート MAX8660EVKITのガーバーファイル ボード機構図(付録) MAX8660/MAX8661のPCBレイアウト手順 このセクションで用いる識別子はEVKITのデータシート(図4のMAX8660EVKITのデータシートを参照)に示された回路図と同じです。EVKITのデータシート内のレイアウト(EVKITデータシートの図5、6、7、8および9)およびこれらの推奨事項を十分に参照することを推奨します。 この手順の要素は重要度の順番に挙げてあります。最初の項が最も重要です。 ステップダウンコンバータの入力バイパスコンデンサ PV3(28)とPG3(26)の間にICに可能な限り近接してC12を配置します。 PV1(36)とPG1(34)の間にICに可能な限り近接してC11を配置します。 PV2(14)とPG2(16)の間にICに可能な限り近接してC15を配置します。 PV4(3)とPG4(5)の間にICに可能な限り近接してC18を配置します。 ステップダウンコンバータの入力バイパスコンデンサは最も重要な部品です。その理由はこのコンデンサに変化率(di/dt)の大きい不連続電流を流れるからです。ステップダウンコンバータの入力バイパスコンデンサとPVxおよびPGxピンの間のインダクタンスを減らすことは重要です。入力コンデンサはMAX8660/MAX8661 ICと同じPCB面に配置してインダクタンスを最小化してください。MAX8660 ICとPCBの反対面に入力コンデンサを配置することは理想的ではありません。それはPCBの2つの部分を接続するためにビアが必要であり、これはこの重要な経路にインダクタンスを追加することになるからです。 MAX8660/MAX8661はICパッケージの各サイドに降圧コンバータを備えているため、PVxおよびPGxピンに近接して降圧用入力コンデンサを配置することが可能です。 各降圧用コンバータはPVxとPGxが1個のピンで隔離されるような、PVx、LXx、およびPGxのピン配置となっています。ピン配置はパッケージのピンピッチと合わせて0603入力コンデンサの使用に理想的です。 各入力コンデンサのグランド端子の内部グランドプレーンへの接続は複数のビアを使って行ってください。複数のビアを使用すると抵抗とインダクタンスが小さくなります。 各入力コンデンサの正端子の内部電源プレーンへの接続には複数のビアを使用してください。複数のビアを使用すると抵抗とインダクタンスが小さくなります。 ICの電源入力、ランプ設定抵抗、および低バッテリコンパレータ部品 IN(18)とAGND(19)の間にICに可能な限り近接してC22を配置します。 R10をC22の隣に配置します。 LBF(21)とLBR(22)の間にICに可能な限り近接してR2を配置します。 R1とR3をR2の隣に配置、LBF(21)とLBR(22)のハイインピーダンスノードを可能な限り小さくします。 R4を可能な限りRAMP(24)の近くに配置します。 このセクションにある部品のグランドを一緒に集めて小さいアナロググランドアイランドに接続します。内層のグランドプレーンへのこのアナロググランドアイランドの接続は1個のビアを使って行います。 電源入力フィルタ抵抗(R10)を1個のビアを使って内層のパワーグランドに接続します。 低バッテリコンパレータ抵抗列のトップ(R1)を1個のビアを使って内層のパワープレーンに接続します。 ステップダウンコンバータの出力コンデンサ C3、C4、およびC5をそれらのグランド側端子を可能な限りPG3(26)に近づけて配置します。 C1、C2をそれらのグランド側端子を可能な限りPG1(34)に近づけて配置します。 C6、C7をそれらのグランド側端子を可能な限りPG2(16)に近づけて配置します。 C8、C9をそれらのグランド側端子を可能な限りPG4(5)に近づけて配置します。 各コンデンサのグランド側端子の対応するパワーグランドピン(PGx)への接続は厚いトレース/プレーンを使って行います。PGxの接続にはできる限り広いトレースを使います。 各銅ベタ領域は内層のグランドプレーンに接続するのに複数のビアを使います。 ステップダウンコンバータ用インダクタ L3をLX3(27)と出力コンデンサC3、C4、およびC5の間に配置します。 L1をLX1(35)と出力コンデンサC1、C2の間に配置します。 L2をLX2(15)と出力コンデンサC6、C7の間に配置します。 L4をLX4(4)と出力コンデンサC8およびC9の間に配置します。 インダクタを対応するLXノード(LXx)に接続するために広いトレースを使用してください。そのトレースはコンバータの出力電流を流すため、広くする必要があります。 LXxノードの面積を最小化します。これらのノードは電流を流すために広くする必要があります。しかし、これらのノードはPVxとPGxの間で高速でスイッチし、その結果、ノイズ源となるため、放射面積を最小化するため可能な限り短くしなければなりません。 LXxノードの浮遊容量を最小化してください。浮遊容量があると、効率が下がります。 図1に示し、下に説明した電流路の電気的長さとループ面積を最小化します。これらの経路の電気的長さを最短化すると、寄生抵抗が減り、ループ面積を最小化すると放射ノイズが減ります。 入力コンデンサの正端子からPVxに入りLXxを出てインダクタを通り、出力コンデンサ経由で入力コンデンサのグランド端子へ返るループ。 LXからインダクタを通り出力コンデンサ経由で電源グランド(PGx)に戻るループ。 インダクタはエネルギを磁界に蓄えることに注意してください。この磁界はインダクタの近くに配置した感度の高い回路に干渉します。磁束をインダクタ領域に閉じ込めるために多くのインダクタはシールドされています。シールドされたインダクタは通常、良く出来ていて、ノイズに関係するアプリケーション問題を起こすことはありません。シールドされていないインダクタを使用する場合、磁束が感度の高い回路に悪影響を与えないように最大の注意を払ってください。 シールドされたインダクタを使用する場合、インダクタの構造について調査する時間を取ってください。多くのシールドされたインダクタはインダクタ巻き線がボビンを出入りしてインダクタ端子に繋がる片側にシールドのギャップがあります。このギャップがあるインダクタの片側では放射磁界がずっと大きくなります。シールド面のギャップが感度の高い回路の方を向かないようなインダクタの方向とすることが最良です。MAX8660EVKITで使われているシールドされたインダクタはシールドのギャップが小さくなっています。このギャップはEVKITシルクスクリーン上でブラケット"["に面した方向になっています。このことによってより高い磁界が感度の高いラインから分離されることが確実に行われます。 図1.ステップダウンコンバータの電流ループ ステップダウンコンバータの出力センスライン V3(30)を出力コンデンサC3、C4、およびC5の正端子に接続します。 V1(36)を出力コンデンサC1、C2の正端子に接続します。 V2(10)を出力コンデンサC6、C7の正端子に接続します。 V4(40)を出力コンデンサC8、C9の正端子に接続します。 各センスラインを比較的ダイナミック電流が小さい場所で対応する出力コンデンサに接続します。例としてMAX8660EVKITを参照してください。 各センスラインはLXノードのインダクタのようなノイズ源から遠ざけて配線してください。また、ステップDのインダクタの方向についての注意書きを参照してください。 LDO入出力コンデンサ LDO用の入出力コンデンサの位置は上に述べた部品ほどには重要ではありません。 MAX8660EVKITをガイドラインとしてLDOコンデンサを利用可能なスペースに配置します。 LDO5 IN5, V5 LDO8 IN8, V8 LDO6/7 IN67, V6, V7 ディジタルI/O ディジタルI/Oラインはレイアウトに対して比較的感度が低くなっています。以下の信号はICの周りの利用可能なスペースに配線してください。 アクティブローのLBO、EN1、EN2、EN34、EN5、SET1、SET2、SRAD、アクティブローのMR、アクティブローのRSO、SDA、SCL エクスポーズドパッド エクスポーズドパッド(EP)は熱がICから出てゆく主な経路です。EPは複数のビアを使ってグランドプレーンに接続し熱をデバイスから放散するようにします。上層のPCBパッドが多くのPCBの層に可能な限りに多くのビアに接続されれば熱の放散が最適化されます。PCBのランドパッドは可能な限り多くのビアで満たしてください。 また詳細についてはアプリケーションノート862｢Thermal Consideration of QFN and Other Exposed-Paddle Packages｣およびアプリケーションノート3500｢能動部品のチップ温度を測定して電子システムの熱放散を監視｣を参照してください。 結論 上述のレイアウト手順に従い、MAX8660EVKITのデータシートを参照すると、MAX8660をベースとした設計に対して実証された信頼性の高いレイアウトを作ることができます。 付録 ボード機構図 MAX8660 EVALUATION KIT REV-B Material RoHS-compliant FR-4 laminate material compatible with lead-free soldering processes Size (in x in) 3.200 x 3.000 Thickness (in) 0.062 Layers 4 Solder Mask Green LPI SMOBC Legends White (clipped all legends from exposed metal) Copper Clad (oz) 1 ベンダのロゴとデートコード：裏面にインクでのみ記載可能 Plating Must be lead free and RoHS compliant Finish Vendor should use the most economical lead-free and RoHS-compliant process available or as specified in PO. Approved Finish: HASL Lead-free solder Immersion tin Immersion gold Thru Holes (in, min) 0.001 Quality Manufactured in accordance with IPC-A-600 表面実装パッド数： 128 スルーホール(drl14)数： 183 ブラインドビア数：   第1層から第2層(drl12)： 17 マイクロビア数： 17   マイクロビアホールサイズ(インチ)： 0.005 交差 Parameter Tolerance (in) Board Dimensions ±0.010 Plated-Thru Holes ±0.003 Pattern to Pattern ±0.005 Solder Mask to Pattern ±0.005 Legend to Legend ±0.007 ドリルスケジュールはドリルプロット上にあります。 ファイル名および説明 File Name Description art01.pho Layer 1: Photo of Layer Copper art01.rep Layer 1: Photo-Plotter Apertures Report art02.pho Layer 2: Photo of Layer Copper art02.rep Layer 2: Photo-Plotter Apertures Report art03.pho Layer 3: Photo of Layer Copper art03.rep Layer 3: Photo-Plotter Apertures Report art04.pho Layer 4: Photo of Layer Copper art04.rep Layer 4: Photo-Plotter Apertures Report dd0124.pho Drill Drawing Photo dd0124.rep Drill Drawing Report drl12.drl Layer 1 to Layer 2 Drill File drl12.lst Layer 1 to Layer 2 Drill Location Listing drl12.rep Layer 1 to Layer 2 Drill Size Report drl14.drl Layer 1 to Layer 4 Drill File drl14.lst Layer 1 to Layer 4 Drill Location Listing drl14.rep Layer 1 to Layer 4 Drill Size Report smb0428.pho Bottom Solder-Mask Photo smb0428.rep Bottom Solder-Mask Report smt0121.pho Top Solder-Mask Photo smt0121.rep Top Solder-Mask Report ssb0429.pho Bottom Silk-Screen Photo ssb0429.rep Bottom Silk-Screen Report sst0126.pho Top Solder-Mask Photo sst0126.rep Top Solder-Mask Report 1多くの無料ガーバーファイルビューアはインターネットからダウンロードすることができます。 フィードバックをお寄せください。 内容に満足されましたか、あるいは満足されていませんか？もっと良いページにできると思いますか？あるいは、単なるコメントでも結構です。フィードバックをお待ちしています。—マキシムはお客様からいただく訂正、提案を元に改善していきます。 このページを評価し、フィードバックを送信する。 自動アップデート お客様が関心のある分野でアプリケーションノートが新規に掲載された際に自動通知Eメールの受信を希望する場合は、EE-Mail™にご登録ください。 その他の情報   APP 4049: Oct 26, 2007 MAX8660 モバイルアプリケーション向けダイナミック電圧管理付き、高効率、低IQ PMIC フルデータシート (PDF, 1.8MB)   ダウンロード、PDFフォーマット (42kB)  AN4049, AN 4049, APP4049, Appnote4049, Appnote 4049