Abstract: Any independent delay line, in conjunction with a XOR gate, can be made into a clock frequency doubler by delaying the clock signal, and combining the delayed clock signal with the undelayed signal using the external logic. This application brief demonstrates how it can be done with a DS1035. The technique works with the DS1100 and DS1135 series as well. If a clock signal is delayed by one-quarter period, it can be gated with the original waveform to produce a novel application: frequency-doubled output. This time, the XOR propagation delay (tPD) will impact only the relative skew from input to output and will not otherwise distort the waveform. Obviously, the optimum delay time for this application is one-quarter of the input period. Deviation from this "ideal" value, or altering the input frequency, will cause a change in the output duty cycle but will not change the frequency. The minimum usable delay (lowest usable input frequency) is dependent only on the minimum acceptable output pulse width or duty cycle. The maximum usable delay (highest input frequency) is constrained by the minimum input pulse width specification of the delay line. フィードバックをお寄せください。 内容に満足されましたか、あるいは満足されていませんか？もっと良いページにできると思いますか？あるいは、単なるコメントでも結構です。フィードバックをお待ちしています。—マキシムはお客様からいただく訂正、提案を元に改善していきます。 このページを評価し、フィードバックを送信する。 自動アップデート お客様が関心のある分野でアプリケーションノートが新規に掲載された際に自動通知Eメールの受信を希望する場合は、EE-Mail™にご登録ください。 その他の情報   APP 881: Dec 12, 2001 DS1004 5タップ、高速シリコン遅延ライン フルデータシート (PDF, 55kB) DS1035 3チャネル、高速シリコンディレイライン フルデータシート (PDF, 51kB) DS1100 5タップ、低コストタイミング素子(ディレイライン) フルデータシート (PDF, 168kB) 無料 サンプル DS1135 3チャネル、高速シリコンディレイライン フルデータシート (PDF, 136kB) 無料 サンプル   ダウンロード、PDFフォーマット (90kB)  AN881, AN 881, APP881, Appnote881, Appnote 881