256チャネル、高スループットHDLCコントローラ

最大60個のT1または64個のE1データストリームまたは2個のT3データストリームを処理可能な、256チャネルHDLCコントローラ

概要

技術資料

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ステータス

型番	ステータス
DS31256	この製品は新規設計用に推奨されていません。

製品概要

DS31256は、最大60のT1または64のE1データストリーム、もしくは2つのT3データストリームを処理できる256チャネルのHDLCコントローラです。16個の各物理ポートは、1、2、または4つのT1またはE1データストリームを処理することができます。DS31256は、レイヤ1、HDLC処理、FIFO、DMA、PCIバス、およびローカルバスの各ブロックで構成されています。

チャネル化モードでは最大8.192Mbps、非チャネル化モードでは最大10Mbpsの速度で動作可能な16個のHDLCエンジン(各ポートごとに1個)があります。また、DS31256は、ポート0、1、および2の3ポートのみで動作する3個の高速HDLCエンジンも備えています。これらは、最大52Mbpsで動作可能です。

データシート

英語	ダウンロードする	Rev 4	(PDF, 1.2MB)
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正誤表DS31256 31256B2.pdf
正誤表DS31256 31256A2.pdf

主な特長

256の独立した双方向HDLCチャネル
最大132Mbpsフルデュープレックススループット
最大60のT1または64のE1データストリームをサポート
チャネル化または非チャネル化動作に独立して設定できる16個の物理ポート(16のTxおよび16のRx)
3個の高速(52Mbps)ポート、他のポートは10Mbpsまでの速度(非チャネル化)
チャネル化ポートは各々、1、2、または4つのT1またはE1ラインを処理可能
両方向のチャネル毎DS0ループバック
ポートレベルのオーバサブスクリプション
透過モードをサポート
自動エラー挿入機能付き、ビットエラーレートテスタ(BERT)
BERT機能は任意のHDLCチャネル、または任意のポートに割り当て可能
受信と送信の両方向で大容量の16kB FIFO
高効率のスキャタ/ギャザDMAがメモリ効率を最大化
受信データパケットにタイムスタンプ
送信パケット優先順位設定
V.54ループバックコード検出器
ローカルバスにより、PCIブリッジまたはローカルアクセスが可能
Intel社またはMotorola社バス信号をサポート
DS3134に遡及対応
33MHz、32ビットPCI (V2.1)インタフェース
5V許容のI/O付き3.3V低電力CMOS
IEEE 1149.1サポートのJTAG
256ピン、プラスチックBGA (27mm x 27mm)

PDFフルデータシートの6ページにその他機能記載。

アプリケーション/用途

チャネル化およびクリアチャネル(非チャネル化) T1/E1およびT3/E3
高密度フレームリレーアクセス
高密度V.35
マルチリンクPPPサポート付きルータ
SONET/SDH EOC/ECC終端
トリプルHSSI
xDSLアクセスマルチプレクサ(DSLAM)

図

ブロックダイアグラム

その他の情報

新製品プレスリリース

[ 2002-11-21 (English only) ]

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Rev 4; 2006-01-27
このページの最終更新日： 2009-10-13