DSSHA1

メモリマップSHA-1コプロセッサ

FPGAやASICのSHA-1演算の負担を安全に軽減

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ステータス 製品のステータスコードについての説明

型番 ステータス 説明
DSSHA1 この製品は新規設計用に推奨されていません。これよりも新しいバージョンがあります。

製品概要

64バイトのRAMを備えたDSSHA1コプロセッサは、FIPS 180-3セキュアハッシュアルゴリズム(SHA-1)を論理合成可能なレジスタ転送レベル(RTL)で実装したもので、SHA-1デバイスの認証に必要となる複雑なSHA-1計算を実行するソフトウェアの開発を不要にします。DSSHA1は、DS1963S、DS1961S、DS28E10、DS28E02、DS2460、DS28CN01、およびDS28E01-100などのマキシムのSHA-1デバイスで使用するSHA-1メッセージ認証コード(MAC)を計算することができます。このデバイスは、SHA-1スレーブデバイスとの比較に必要な20バイトのMAC結果をレジスタから出力することができます。設計に組み込むことによって、DSSHA1はオフロード機能も提供し、マイクロコントローラでSHA-1計算を実行する必要がなくなります。
 

データシート

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主な特長

  • SHA-1計算を670クロックサイクル(50MHzの標準周波数において13.4µs)以内で実行
  • 面積見積り:TSMC CL018G (0.18µmジェネリックプロセス)にて102,256µm²
  • 専用のハードウェア高速化SHA-1エンジンによるMAC生成
  • メッセージ入力用の64バイトRAM
  • MAC結果の読取り用の5つの32ビットレジスタ
  • 論理合成可能なVerilog®形式で提供
  • トップレベルモジュールによってインスタンス化されるローレベルモジュールとして作成
  • テストベンチ同梱
 

アプリケーション/用途

  • 消耗品の識別および認証
  • プリンタカートリッジ
  • リファレンス設計のライセンス管理
  • システムのセキュア機能制御
  • センサー/アクセサリ認証および較正
  • システムの知的所有権保護
   

DSSHA1:標準動作回路
標準動作回路

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参考文献: 19-5870 Rev 0; 2011-05-31
このページの最終更新日: 2011-05-31




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