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ステータス
型番	ステータス
DS31256	この製品は新規設計用に推奨されていません。

データシート

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正誤表

正誤表 DS31256 31256B2.pdf 正誤表 DS31256 31256A2.pdf

アプリケーションノート

Application Note 390: DS31256 and T1/E1 Interface - DS31256 (English only) Application Note 392: DS31256 Gapped Clock Applications - DS31256 (English only) Application Note 399: DS31256 Loopback Modes - DS31256 (English only) Application Note 2867: Initialization Steps for the DS31256 - DS31256 (English only) アプリケーションノート2871：HDLCコントローラDS31256のステップバイステップの設定－コンフィギュレーションモード - DS31256 アプリケーションノート2872：HDLCコントローラDS31256のステップバイステップの設定－ブリッジモード - DS31256 Application Note 3071: Internal Test Registers for the DS31256 - DS31256 (English only) Application Note 3259: DS31256 -- Example Code for Registers Dump - DS31256 (English only) Application Note 3344: DS31256 -- T3/E3 MUX/DS3112 Hardware Connections - DS31256 (English only) Application Note 3345: Examples of DS31256 Applications - DS31256 (English only) Application Note 3347: DS31256 Unchannelized T3/E3/HSSI/VDSL Port Configuration for Bridge Mode Applications - DS31256 (English only) Application Note 3475: DS31256 PCI Bus Utilization - DS31256 (English only) Application Note 3760: Interleaved Bus Operation - DS31256 (English only) Application Note 3818: Enabling Fractional-T1 (FT1) Loopback Detection on the DS31256 - DS31256 (English only)

デザインガイド

Communications (PDF)

信頼性レポート

信頼性レポート： DS31256.pdf (English only)

ソフトウェア/モデル

DS31256_B1 BSDLモデル DS31256_B2V BSDLモデル DS31256 BSDLモデル DS31256_A2 BSDLモデル DS31256_B2 BSDLモデル DS31256 Cadence社のConceptシンボル DS31256 論理記号-XML形式 DS31256 IBISモデル

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