- SerDes内蔵、36のSASエキスパンダPHY
- 各PHYは個別に1.5Gbpsまたは3.0Gbpsで動作可能
- 自動PHY速度検出およびネゴシエーション
- 内部STP/SATAブリッジ機能によってシリアルATAドライブに対応(PHY当り1個)
- プログラマブルな出力デエンファシスおよび入力信号イコライゼーションレベル(ポートごと)
- ワイドポート対応(最大n個のPHYワイド)
- SASファンアウトまたはエッジエキスパンダとして構成可能
- 非ブロッキングスイッチアーキテクチャ(任意のPHY間の接続)
- 経路指定テーブル
- イニシエータおよびターゲット機能付きのSMPおよびSSP仮想PHY
- ローカル制御およびSES機能用の組込みエンクロージャ管理プロセッサ
- 4つの動作モード:パラレルマスタ、パラレルスレーブ、I²Cシリアルインタフェーススレーブ、およびSPI™マスタの各モード
- 電源:3.3V、1.8V、および1.2V
- 35mm x 35mmの564ピンTBGA
- エンドツーエンドのゾーニング
- 包括的統計(PHYごと)
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